｛科普贴｝从工艺技术浅谈Deneb的功耗问题
在讨论功耗之前，先看一下Deneb的几项主要工艺技术：45 nm, CMOS, Cu, Low-K, DSL SOI, Immersion LithographyＩｎｔｅｌ 工艺技术 8M, 65 nm, CMOS, Cu, Low-K Inter-Layer, 2nd Gen Strained Si
一、CMOS(Complementary Metal-Oxide Semiconductor 互补金属氧化物半导)电路。
http://bbs.pceva.com.cn/images/default/attachimg.gifhttp://bbs.pceva.com.cn/attachments/month_1006/100623230763ab7e0e30e2ab47.png 下载 (101.36 KB)
2010-6-23 23:07
CMOS的电路结构
物如其名，CMOS中包含NMOS和PMOS各一个，并且串联在一起。由于PMOS和NMOS的导通特性正好相反，因此无论什么时候都只有一个MOS管导通，另一个必然关闭。这样就起到了传递电压信号，但是无电流功的产生。
理论上CMOS的静态功耗应该为0，但是受材料和制造工艺的限制，CMOS的实际功耗却是不能忽略不计的，这样也就有了后面的各种改良工艺。
二、铜互连技术
http://www.pcbtech.net/upimg/091214/18212_004339_1.jpg
铜工艺就是指以铜作为金属互联材料的一系列半导体制造工艺。将铜工艺融入集成电路制造工艺可以提高芯片的集成度,提高器件密度,提高时钟频率以及降低消耗的能量。
AMD 90nm 时用9层铜制互连.同时期的Intel的90nm用 7层铜制互连。（这里只讨论AMD，英特尔的8M互连不讨论）而AMD在其65nm制程 中将引入9层铜金属与1层铝金属 设计
http://www.sumzi.com/upload/images/editorUp/2007/07/e9d458e9e9b6438aa4a888290ad93a86.jpg
小名词：寄生电容
寄生的含义就是本来没有在那个地方设计电容，但由于布线构之间总是有互容，互感就好像是寄生在布线之间的一样，所以叫寄生电容。
我们知道芯片上不仅仅只有MOS管，还有无数连接各个MOS管的导线，早先这些导线使用铝材料(Al)来制作，后来改用铜(Cu)互连提供更低的电阻。问 题就出在这些导线上面，两根距离很近的导线再加上中间的绝缘物，实际上已经组成了一个电容(专业名称叫做“寄生电容”)。
http://www.elecfans.com/article/UploadPic/2008-10/2008102892533154.jpg
寄生电容一般是指电感，电阻，芯片引脚等在高频情况下表现出来的电容特性。实际上，一个电阻等效于一个电容，一个电感，和一个电阻的串连， 在低频情况下表现不是很明显，而在高频情况下，等效值会增大，不能忽略。在计算中我们要考虑进去。ESL就是等效电感，ESR就是等效电阻。不管是电阻， 电容，电感，还是二极管，三极管，MOS管，还有IC，在高频的情况下我们都要考虑到它们的等效电容值，电感值。
三、High-K工艺和Low-K工艺
1.Low-K工艺
为了降低信号线相互之间的串扰，工程师们找到了一种碳掺杂氧化物(CDO，Carbon Doped Oxide)。这种材料的介 电常数为3K，要低于二氧化硅4.2K的介电值。用新材料来充当导线之间的“填充物”，进而减少寄生电容对芯片的影响，让信号在芯片中的传递更加快速。
2.High-K工艺
http://bak1.beareyes.com.cn/2/lib/200504/14/135/1.jpg
High-K工艺是针对MOS管的改进，而不是导线电路。
http://www.mcplive.cn/images/200904/20090413103826471.jpg
MOS管在电子显微镜下的剖面图
在45nm生产工艺中，Intel的工程师开始使用一种新型的基于铪(Hr)的化合物作为绝缘层材料。这种High-K物质能够在厚度不变的情况下 提供更大的介电能力，从而帮助MOS管运行在更高的频率之上。
由于铪化合物的特殊分子结构，其绝缘能力达到传统二氧化硅的10000倍，即使是未来将绝缘层厚度降低到0.1nm时，也能充分履行绝缘的职责。为了配合 新的Hig h-K绝缘层，栅极材料也做了更新，抛弃了和新绝缘层结合不好的多晶硅，改用了新的全金属材料。故此，Intel的Hig h-K技术全称为了HKMG技术(High-K Metal Gate高介电金属栅)。HKMG技术让Intel的45nm的酷睿2处理器彻底扔掉了发热量大的毛病，同时其频率提升能力也强于65nm的酷睿2，无论 是从性能还是功耗上讲都重新走到了业界前面。
四、DSL SOI
1.SOI
Silicon On Isolator的缩写，即绝缘体上的硅技术。和传统的纯硅晶圆不同，SOI工艺使用的晶圆底部是一层绝缘层。正是这层绝缘体切断了上方MOS管漏电流的 回路，使得基于SOI技术的芯片天生就有抵抗漏电流的本事。
http://www.mcplive.cn/images/200904/20090413104131274.jpg
正因如此AMD这么多年来，都不需要考虑太多漏电流的问题。不过按照计划，AMD将在32nm时导入High-K技术，以提高栅极控制能力。由于SOI技 术来自IBM技术联盟，而IBM出于压制Intel考虑，从未将SOI技术授权给后者，才使得Intel不得不自行开发High-K技术。
SOI带来的另一个效果是，A U现在内阻较大，需要启动的阙值电压较高，且在频率提升上比较困难。在极限条件下，LN2等低温处理，频率能极大提升，我怀疑是低温下内阻能变小，漏电变慢所致。（自己猜测而已）
2.应变硅技术的 DSL(DSL：Dual Stress Liner)
IBM的DSL已经发展了很多小技术，不细说了～
五、Immersion Lithography
沉浸式光刻是AMD在45nm Phenom Ⅱ处理器生产中最新应用的技术之一，其区别于过去干式光刻最大的特点就是整个光刻的过程并不是发生在空气中，而是沉浸在一种光学折射率较大的透明液体中。
http://www.itocp.com/html/phenom2topic/intr/pics/amd_immersion_lithography.jpg
关于这也不想多说了，玩家堂有过分析。完全可以用到32nm乃至22nm的技术。
附：历代生产工艺对比
http://www.inpai.com.cn/doc/view.html?pic=http://img.inpai.com.cn/article/2009/8/11/1b6de245-7274-4c3c-b10c-e346a9b55279.png
References
Nii H, et al. A 45 nm high performance bulk logic platform technology (CMOS6)using ultra high NA (1.07) immersion lithography with hybrid dual-damascene structure and porous low-k BEOL. In: IEDM Tech Dig; 2006. p. 685–8.
见附件。
Mistry K, et al. A 45 nm logic technology with high-k+metal gate transistors,strained silicon, 9 Cu interconnect layers, 193 nm dry patterning, and 100% Pb-free packaging. In: IEDM Tech Dig; 2007. p. 247–50.
Hoyt JL, et al. Strained silicon MOSFET technology. In: IEDM Tech Dig; 2002. p.23–6.
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2010-6-23 23:07
http://bbs.pceva.com.cn/attachments/month_1006/10062323073f35dfd4c485ddeb.png.thumb.jpg
很久没有写科普贴了，这次正好输了球，把自己的原创文章转过来（首发于PCEVA），正好借此来讨论一下，顺便解释一下几个名词，全当科普了。本人不是电子专业，很多问题不能研究太深，只能从自身专业来理解，时间仓促，难免疏漏，还请各位专家批评指出
关键：漏电
随着工艺的进步，二氧化硅绝缘层的厚度不断被减小。到90nm工艺时，二氧化硅绝缘层的厚度已经做到1.2nm，仅仅5个原子厚。
极薄的二氧化硅层带来了MOS管速度的提升，也不可避免地助长了栅极漏电流，因为这么薄的“绝缘层”已经失去了绝缘的能力，大量电荷穿越二氧化硅层，通过 衬底溜走。最终的结果就像是90nm的Prescott 核心的Pentium 4处理器，工作频率接近4GHz，同时功率也近140W。
高K虽然号称绝缘能力达到传统二氧化硅的10000倍，但那么近的间距，依然不可避免。特别是在高温下，活跃的电子很可能就从金属栅栏的缝隙中窜过去，形成漏电电流；在低温下，高K介质的介电值变低，高压下直接漏电过载保护，造成了I U的cold bug。 输球不怕，关键能看到德国队未来的希望。
这种技术贴论坛里已经很少了，非常感谢LZ的这篇文章,其实看起来很有意思 很久没有写科普贴了，这次正好输了球，把自己的原创文章转过来（首发于PCEVA），正好借此来讨论一下，顺便解 ...
Karl.12 发表于 2010-7-8 13:26 http://bbs.52hardware.com/static/image/common/back.gif
所以现在AMD和INTEL都在积极寻找新的材料用于减少漏电率。不过这个过程肯定不是那么容易的。看来这个材料的寻找过程很可能导致摩尔定律的彻底失效。当然另外一个途径就是增加核心数量，或者像AMD和NV所做的用GPU替代CPU。不过技术上的进步似乎对玩家来说反而意味着DIY乐趣的减少，一切这些努力都带来了平台的集成性进一步加大。 所以现在AMD和INTEL都在积极寻找新的材料用于减少漏电率。不过这个过程肯定不是那么容易的。看来这个 ...
乐叔 发表于 2010-7-9 07:39 static/image/common/back.gif
AMD的技术全靠IBM支援，他基本没指望能找到什么新材料了，只有财大气粗的英特尔才可能有什么突破技术。现在已经接近20nm的物理极限了，想再提升已经很难了，到了一个平台效应了。
多核貌似并不会继续累积核心，多路并行的程序在民用平台实在太少，提高单线程效率才是正解。所以推土机会弄个反超线程技术来二并一，从AMD 的BLOG上看，可能推土机会专门弄个协调器来冒充额外的核来协调各个核的数据包，通俗地说会出现8+1的核。
GPU来承担部分通路运算我很看好，可是要实现起来非常困难，目前的技术来看，两年内不会有很大的建树。等正式推广，五年都不止。现在的FUSION都是折中方案。
现在U的集成度增加了，DIY的乐趣已经少了不少，想当年K7的金桥裸露，手动改金桥的黄金时代我至今怀念啊！
输球不怕，关键能看到德国队未来的希望。
这种技术贴论坛里已经很少了，非常感谢LZ的这篇文章,其实看起来很 ...
lloovveerr 发表于 2010-7-8 21:12 static/image/common/back.gif
这种技术帖在什么论坛都不会多的，现在还肯看看理论的玩家已经很少了。
等我这批老玩家退了，基本不会再有人会关注这纯技术层面上的东西了。
中国DIY的发展之路已经走上了一条畸形的道路
科普文，不错；
如今，学生中笔记本越来越多，
使青年一代了解DIY的越来越少了 好文，膜拜一下，再看一遍
我们老师以前给我们讲过……没这个详细…… DIY这种东西..
没接触过啊....T.T
最多超超频,最多最多硬超... 可惜我权利有限，哈哈，欢迎到硬件show板块来啊，好贴都给我加金
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